畢業(yè)論文 基于FPGA的UART設(shè)計


摘要
    
通用串口是遠(yuǎn)程通信接口，在數(shù)字系統(tǒng)使用很普遍，是一個很重要的部件。本論文使用Verilog HDL 語言描述硬件功能，利用QuartusII 5.0在 FPGA 芯片上的綜合描述,采用模塊化設(shè)計方法設(shè)計UART（通用異步收發(fā)器）的各個模塊。其中包括波特發(fā)生器，程序控制器，UART數(shù)據(jù)接收器和UART數(shù)據(jù)發(fā)送器，本文采用的外部時鐘為48MHZ，波特率為9600。在QuartusII 5.0和Modelsim6.0環(huán)境下進(jìn)行設(shè)計、編譯和仿真。最后的程序編譯仿真表明系統(tǒng)數(shù)據(jù)完全正確。

關(guān)鍵詞:VerilogHDL; UART;幀格式;FPGA；

Abstract
In this paper, the use of hardware description languages Verilog VHDL function, the use of Altera's FPGA chips, the design of modular design method of UART (Universal Asynchronous Receiver Transmitter) of each module, including Porter, generators, process controllers, UART receiver data and the UART transmitter data. QuartusII 5.0 and Modelsim6.0 in environment design, compilation, simulation and downloading. Finally, simulation results show that the procedures for compiling data entirely correct.

 Key words: VerilogHDL; UART; frame format; FPGA

 
 目錄

第一章 緒論 1
    1.1引言 1
1.2 什么是Verilog HDL？ 1
1.3 歷史 2
1.4 主要能力 2
1.5 模塊 4
1.6 數(shù)據(jù)流描述方式 5
第二章片上系統(tǒng)SOC與FPGA的現(xiàn)狀 6
2.1 片上系統(tǒng)SOC介紹 6
2.2 FPGA技術(shù)介紹 6
2.3 FPGA 核心設(shè)計流程 7
2.3.1 設(shè)計流程圖 7
2.3.2關(guān)鍵步驟的實現(xiàn) 8
2.3.2.1 功能仿真 8
2.3.2.2 邏輯綜合 9
2.3.2.3 前仿真 9
2.3.2.4 布局布線 10
2.3.2.5 后仿真（時序仿真） 11
第三章UART設(shè)計 12
3.1 UART的幀格式 12
3.2 UART模塊 13
3.2.1主要引腳功能介紹 13
3.2.2UART主體程序 14
3.3UART發(fā)送模塊 15
3.3.1UART的數(shù)據(jù)發(fā)送服務(wù) 15
3.3.2UART的數(shù)據(jù)發(fā)送操作 16
3.3.3UART的數(shù)據(jù)發(fā)送模塊程序 17
3.3.4UART的數(shù)據(jù)發(fā)送模塊程序仿真圖 20
3.4UART接收模塊 21
3.4.1UART數(shù)據(jù)接收服務(wù) 21
3.4.2UART數(shù)據(jù)接收操作 22
3.4.3UART的數(shù)據(jù)接收模塊程序 22
3.4.4UART的數(shù)據(jù)接收模塊程序功能仿真圖 25
3.5UART控制器 26
3.5.1UART控制器服務(wù) 26
3.5.2UART控制器模塊程序 26
3.5.3UART控制器模塊程序仿真圖 28
3.6UART波特發(fā)生器 29
3.6.1UART波特發(fā)生器服務(wù) 29
3.6.2UART波特發(fā)生器模塊程序 29
3.6.13UART波特發(fā)生器程序仿真圖 30
結(jié)論 31
參考文獻(xiàn) 32
致謝 33
附錄 34
外文資料原文 35
譯文 43