可配置的分頻器的VHDL建模與設(shè)計(jì)

55頁 1.4萬字?jǐn)?shù)


可配置的分頻器的VHDL建模與設(shè)計(jì)

摘要 本設(shè)計(jì)基于硬件描述語言VHDL為系統(tǒng)邏輯描述語言，在QuartusⅡ工具軟件環(huán)境下，通過集成各個分頻器模塊，構(gòu)成一個可配置的分頻器。本文實(shí)現(xiàn)了各個不同分頻系數(shù)（奇數(shù)分頻、偶數(shù)分頻、半整數(shù)分頻）、以及不同占空比的分頻器子模塊的RTL層次的VHDL設(shè)計(jì)；完成了包含多個可配置分頻器的時鐘分頻總模塊的頂層集成；通過了QuartusII軟件仿真、詳細(xì)地分析了軟件仿真結(jié)果。并且將典型分頻模塊下載至ALTERA DE2-70實(shí)驗(yàn)板，完成了FPGA硬件實(shí)現(xiàn)，并用Signal TAP-II進(jìn)行了波形分析。驗(yàn)證了設(shè)計(jì)的正確性。

關(guān)鍵詞 分頻器  VHDL  QuartusⅡ  占空比  可配置 

The Modeling and Design of Configurable dividers Based on VHDL

Abstract：Based on hardware-description language VHDL, and in QuartusII simulation environment, this project completes modeling and design of configurable dividers, which include the division parameter is even; the division number is odd; or half-integer; 50% duty cycle of divided clock; and configurable duty cycle. Then integrating several different clock dividers, the implementation of top clock generation module is also done. All sub-modules and top design are passed soft ware simulation in QuartusII. The key divider modules are also validated in ALTERA DE2-70 FPGA board, and the waveforms of generated clocks are checked in Signal TAP-II environment. Both simulation results and hard-ware architecture are discussed. All the results verify the correctness of the design.

Key words: Divider; VHDL; Quartus II;Duty Cycle; Configurable

1、設(shè)計(jì)任務(wù)：
（1）復(fù)習(xí)VHDL硬件描述語言。 （2）完成偶數(shù)分頻器的VHDL設(shè)計(jì)（分頻系數(shù)N=2n，n=1，2，……）。要設(shè)計(jì)：二進(jìn)制偶數(shù)分頻器、 非二進(jìn)制偶數(shù)分頻器、以及占空比可調(diào)制的偶數(shù)分頻器。 （3）完成奇數(shù)分頻器的VHDL設(shè)計(jì)（分頻系數(shù)N=2n+1，n=1，2，……）。要設(shè)計(jì)：占空比為1：n的 奇數(shù)分頻器、和占空比為1：1的奇數(shù)分頻器。 （4）完成非整數(shù)分頻器的VHDL設(shè)計(jì)。畢設(shè)要求分頻系數(shù)N不是整數(shù)，且N=（n+1）*0.5。（例如N=2.5） （5）將所有分頻子模塊集成在一起，成為頂層時鐘分頻器。通過選擇不同的使能信號，將輸入時鐘 生成分頻系數(shù)和占空比不同的分頻時鐘輸出，實(shí)現(xiàn)初步的可配置。 （6）在仿真工具QuartusII上完成軟件仿真的驗(yàn)證。 （7）附加的提高要求（選作）：將分頻子模塊的程序下載到硬件電路板，完成FPGA硬件實(shí)現(xiàn)，并通過 SignalTAP II分析硬件實(shí)現(xiàn)后的分頻時鐘的周期和占空比。

2、技術(shù)指標(biāo)：
（1）可配置分頻器的具體設(shè)計(jì)指標(biāo)在上面設(shè)計(jì)任務(wù)中詳述。 （2） 給出每個子模塊的QuartusII仿真波形和整體的電路的QuartusII仿真波形，并進(jìn)行分析。

目錄
引言 1
第一章 緒論 2
1.1 硬件描述語言VHDL概述 2
1.2 VHDL語言的主要優(yōu)點(diǎn) 3
1.3 VHDL 程序設(shè)計(jì)基本結(jié)構(gòu) 3
1.4 FPGA開發(fā)編程原理 4
1.5分頻算法設(shè)計(jì) 5
1.5.1 累加器 5
1.5.2 邏輯控制部分 6
第二章 開發(fā)軟件簡介 7
2.1 Altera公司開發(fā)工具簡介 7
2.2 Altera公司的DE2開發(fā)板簡介 8
2.2.1 本設(shè)計(jì)使用的開發(fā)板模塊簡介 8
2.2．2 時鐘源 9
2.2.3顯示模塊 10
2.2.4 EP2C35F672C6芯片 10
2.3 QuartusⅡ簡介 11
2.4 Quartus II的開發(fā)流程 12
第三章 單個分頻器的設(shè)計(jì) 14
3.1 偶數(shù)分頻器 14
3.1.1二進(jìn)制分頻器 14
3.1.2 非二進(jìn)制分頻器 16
3.1.3 占空比可變的偶數(shù)分頻器 18
3.2奇數(shù)分頻器的設(shè)計(jì) 20
3.2.1占空比是1：n的奇數(shù)分頻器 20
3.2.2 占空比是1:1的奇數(shù)分頻器 22
3.2.3占空比是3:7的奇數(shù)分頻器 25
第四章 典型分頻模塊的FPGA硬件實(shí)現(xiàn) 31
4.1 二進(jìn)制分頻器 31
4.2占空比為1：4的分頻器 33
4.3占空比為1：2的分頻器 35
第五章 整體方案設(shè)計(jì) 37
5.1 設(shè)計(jì)要求 37
5.2頂層文件設(shè)計(jì) 37
5.3 QuartusII仿真結(jié)果 37
結(jié)論 42
致謝 43
參考文獻(xiàn) 44
附錄一：程序清單 45
附錄二：頂層電路的電路圖 51
附錄三 英文翻譯 52



結(jié)論
本設(shè)計(jì)是通過VHDL語言編程，配合QuartusⅡ7.2 軟件進(jìn)行仿真驗(yàn)證。通過QuartusⅡ仿真后，得出各個模塊的仿真時序結(jié)果都與預(yù)期效果基本一致。
在此次的分頻器的設(shè)計(jì)過程中，更進(jìn)一步地熟悉有關(guān)數(shù)字電路的知識和具體應(yīng)用。學(xué)會了利用QuarterII軟件進(jìn)行原理圖的繪制，硬件描述語言VHDL的編寫，程序的仿真等工作。并能根據(jù)仿真結(jié)果分析設(shè)計(jì)的存在的問題和缺陷，從而進(jìn)行程序的調(diào)試和完善。并且將典型分頻模塊下載至ALTERA DE2-70實(shí)驗(yàn)板，完成了FPGA硬件實(shí)現(xiàn)，并用Signal TAP-II進(jìn)行了波形分析。驗(yàn)證了設(shè)計(jì)的正確性。
在本次設(shè)計(jì)中，完成了各個子模塊程序的設(shè)計(jì)，包括偶數(shù)分頻器、奇數(shù)分頻器和半整數(shù)分頻器的完成，然后運(yùn)用頂層集成的方法，通過一個時鐘控制信號，完成對信號分頻的控制。