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正交信號源設(shè)計.doc

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正交信號源設(shè)計,頁數(shù)10 字?jǐn)?shù) 3064 摘要本系統(tǒng)以fpga為核心,配合at89s51單片機(jī),采用直接數(shù)字頻率合成(ddfs)方式,產(chǎn)生幅度、頻率皆精確可調(diào)的正交信號。由于采用了ddfs(direct digital frequency synthesis)即直接數(shù)字頻率合成技術(shù),所以得到的信號具有穩(wěn)定性好,易于控制等...
編號:10-21491大小:197.00K
分類: 論文>數(shù)學(xué)/物理論文

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正交信號源設(shè)計
頁數(shù) 10 字?jǐn)?shù) 3064

摘要
本系統(tǒng)以FPGA為核心,配合AT89S51單片機(jī),采用直接數(shù)字頻率合成(DDFS)方式,產(chǎn)生幅度、頻率皆精確可調(diào)的正交信號。由于采用了DDFS(Direct Digital Frequency Synthesis)即直接數(shù)字頻率合成技術(shù),所以得到的信號具有穩(wěn)定性好,易于控制等優(yōu)點。整個系統(tǒng)設(shè)計規(guī)范,運行可靠,體現(xiàn)了使用FPGA和單片機(jī)相結(jié)合的方案的優(yōu)勢。
關(guān)鍵詞
正交信號 FPGA 直接數(shù)字頻率合成(DDFS)

目錄
摘要
一、 方案論證與比較
二、系統(tǒng)設(shè)計
三:硬件電路
四、公式計算
五、軟件設(shè)計
六:指標(biāo)測試
七:結(jié)論



參考文獻(xiàn)
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張明著, “VerilogHDL實用教程”, 電子科技大學(xué)出版社, 1999
康華光著,“模擬電子技術(shù)”, 華中科技大學(xué)出版社, 2000
夏宇聞著 “ verilog數(shù)字系統(tǒng)設(shè)計教程”