AD9510芯片
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摘要
這AD9510包括PLL部分與分配部分。假如設(shè)計(jì)這PLL部分應(yīng)該獨(dú)立與分配部分。AD9510有一個(gè)完整的PLL核心模塊，僅僅只需要一個(gè)外部環(huán)路和壓控或可變晶體振蕩器。這PLL是基于ADF4106設(shè)計(jì)的的。PLL具有低相位噪聲優(yōu)點(diǎn)，與 ADF4106 比較，不同之處是它的REFIN與CLK多了不同的輸入，一個(gè)不同的控制寄存器結(jié)構(gòu)。其允許N計(jì)數(shù)器記數(shù)到一。在高PFD率方面的功能有了改進(jìn)。
目 錄
1. AD9510芯片簡(jiǎn)介------------------------------------------4
2. AD9510芯片封裝與引腳功能 -------------------------------8
3. AD9510內(nèi)部結(jié)構(gòu)與工作原理 --------------------------------------------------11
3．1 PLL部分----------------------------------------------------------13
3.1.1 PLL基準(zhǔn)輸入—REFIN-------------------------------------------------------------13
3．1.2 VCO/VCXO時(shí)鐘輸入—CLK ----------------------------------------------14
3．1.3 PLL基準(zhǔn)分配器——R ---------------------------------------14
3．1.4 A和B 記數(shù)器 -----------------------------------------15
3．1.5 相位頻率檢波器（PDF）與充電泵 -----------------------16
3．1.6反向間隙脈沖） -------------------------------------16
3．1.7狀態(tài)引腳（ ）-----------------------------------16
3．1.8 PLL數(shù)字鎖存檢測(cè) ---------------------------------------17
3．1.9PLL模擬鎖存檢測(cè) ------------------------------------17
3．1.10基準(zhǔn)失真 --------------------------------------------17
3．1.11功能引腳 ------------------------------------------------------18
3．2 分配器部分 ----------------------------------------19
3．2.1CLK1 與 CLK2時(shí)鐘輸入-----------------------------------------------19
3．2.2分配器---------------------------------------------------------19
3．2.3延遲模塊- -------------------------------------------24
3．2.4輸出：-----------------------------------24
3．2.5掉電模式---------------------------------------------------------25
3．2.6復(fù)位---------------------------------------------------25
3.2.7 單片同步信號(hào)-------------------------------------------25
3．2.8串行控制端口：----------------------------------------26
3．2.9寄存器地址與描述--------------------------------27
4. AD9510應(yīng)用電路設(shè)計(jì) ------------------29
4．1 CMOS 時(shí)鐘描述----------------------------------30
4．2 LVPECL 時(shí)鐘描述-------------31
4．3 LVDS 時(shí)鐘描述 --------------------------32
4．4 概述維度 ----------------------32
5. 總結(jié) -------------------------------------------------------------33
參考文獻(xiàn) ---------------------------------------------------33
參考文獻(xiàn)：
1． 黃老 師給的資料—— AD9510 1.2 GHz Clock Distribution IC, PLL Core, Dividers, Delay Adjust, Eight Outputs
2. 黃智偉．無線發(fā)射與接收電路設(shè)計(jì)[M].北京：北京航空航天大學(xué)出版社．2004年5月