基于FPGA的數字通信系統

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摘 要
本設計實現多路數據時分復用和解復用系統。設計分為發(fā)端和收端，以FPGA作為主控核心。發(fā)端系統有三路并行數據輸入：A/D轉換數據，撥碼開關1路和撥碼開關2路。這三路數據在FPGA的控制下作為串行碼分時輸出。發(fā)端FPGA包括分頻模塊、復用模塊和電壓顯示模塊。在收端，串行數據進入FPGA，并由FPGA提取位時鐘，識別幀同步并解復用發(fā)端打包的三路碼。收端的FPGA包括數字鎖相環(huán)模塊、解復用模塊和電壓顯示模塊。發(fā)端FPGA輸入有三路8-bit數據：第一路為A/D數據、第二路和第三路是撥碼開關產生的數據，另外插入一路巴克碼。這四路碼組成一幀，由FPGA對其時分復用。A/D輸入端的模擬信號的電壓值通過FPGA處理，顯示在數碼管上。在收端，FPGA首先提取位同步，然后識別幀同步，一旦識別出幀同步，FPGA分別解復用三路數據。本文詳細闡述了此系統的設計方法，制作過程以及制作過程中的問題。設計者的工作包括：系統各部分電路元件的確定、確定系統框圖、畫出系統原理圖、根據原理圖設計FPGA的RTL代碼、綜合、仿真RTL代碼、設計PCB板和在線調試FPGA功能。

關鍵字：數字鎖相環(huán)，幀同步，時分復用，Verilog HDL語言，串行A/D變換


目 錄
引言 1
1 數字復接系統簡介 1
2 數字復接方法及方式 2
2.1 數字復接的方法 2
2.2 數字復接的方式 2
3 系統原理和各模塊設計 2
3.1 系統原理及框圖 2
3.2 發(fā)端系統設計 3
3.3 收端系統設計 5
3.4 FPGA的設計流程 7
3.4.1 設計輸入 7
3.4.2 設計綜合 8
3.4.3 仿真驗證 8
3.4.4 設計實現 8
3.4.5 時序分析 8
3.5 發(fā)端FPGA設計 9
3.5.1 分頻模塊 10
3.5.2 復接模塊 11
3.5.3 顯示模塊 12
3.5.4 編譯與仿真 14
3.6 收端FPGA設計 15
3.6.1 數字鎖相模塊 16
3.6.2 解復用模塊 17
3.6.3 顯示模塊 18
3.6.4 編譯與仿真 18
3.7 數字鎖相環(huán)原理及設計 19
3.8 串行A/D工作原理 21
3.9 并行D/A的工作原理 22
3.10 Altera Flex10K10介紹 23
4 系統調試 28
5 QuartusII軟件及Verilog語言簡介 28
5.1 QuartusII軟件簡介 28
5.2 Verilog語言簡介 30
6 結論 31
謝辭 32
參考文獻 33
附錄 34

參考文獻
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