Verilog HDL對多功能電子鐘的設(shè)計
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摘要
Verilog是廣泛應(yīng)用的硬件描述語言，可以用在硬件設(shè)計流程的建模、綜合和模擬等多個階段。隨著硬件設(shè)計規(guī)模的不斷擴大，應(yīng)用硬件描述語言進行描述的CPLD結(jié)構(gòu)，成為設(shè)計專用集成電路和其他集成電路的主流。通過應(yīng)用Verilog HDL對多功能電子鐘的設(shè)計，達到對Verilog HDL的理解，同時對CPLD器件進行簡要了解。
本文的研究內(nèi)容包括：
1. 對Altera公司Flex 10K系列的EPF10K 10簡要介紹
2. 對Altera公司軟件Max+plusⅡ簡要介紹
3. 應(yīng)用Verilog HDL對多功能電子鐘進行設(shè)計。
關(guān)鍵詞：Verilog，多功能電子鐘，Max+plusⅡ，F(xiàn)lex 10k

目錄
第一章 緒論 5
1.1 本文的研究背景 5
1.2 本文研究內(nèi)容和目標(biāo) 6
第二章 EPF10K 10相關(guān)說明及MAX+PLUSⅡ開發(fā)系統(tǒng)應(yīng)用簡介 7
2.1 EPF10K 10相關(guān)說明 7
2.2 MAX+PLUSⅡ開發(fā)系統(tǒng) 10
2.2.1 MAX+plusII開發(fā)系統(tǒng)的特點 10
2.2.2 MAX+plusII軟件的設(shè)計流程 11
第三章 Verilog硬件描述語言簡介 15
3.1 模塊 15
3.2 時延 15
3.3 數(shù)據(jù)流描述方式 15
3.4 行為描述方式 16
3.5 結(jié)構(gòu)化描述形式 16
第四章 應(yīng)用Verilog HDL描述的多功能電子鐘 17
4.1 功能描述 17
4.2 源程序 17
4.3 模塊仿真 26
第五章 應(yīng)用Verilog HDL描述的多功能電子鐘功能模塊 29
5.1 計時模塊 29
5.1.1 模塊程序代碼 29
5.1.2 模塊仿真 31
5.2 鬧鈴設(shè)置模塊 32
5.2.1 模塊程序代碼 32
5.2.2 模塊仿真 34
5.3 校時模塊 35
5.3.1 模塊程序代碼 35
5.3.2 模塊仿真 38
5.4 秒表功能模塊 39
5.4.1 模塊程序代碼 40
5.4.2 模塊仿真 42
5.5 整點報時模塊 43
5.5.1 模塊程序代碼 44
5.5.2 模塊仿真 45
5.6 鬧鈴屏蔽及響鈴功能 46
5.7 秒表提示鈴聲功能 47
5.8 附加功能模塊程序：控制-譯碼電路描述 48
致謝 52
參考文獻 53
文獻閱讀 56


參考文獻
[1] Michael D .Cileti. Modeling, Synthesis, and Prototyping with the Verilog HDL. Prentice Hail .1999

[2] IEEE Standard Hardware Description Language Based on the Verilog Hardware Description Language. IEEE Standard 1364-1995.Dec.1995

[3] Alur A, Henzinger T A. HoPei-Hsin.Automatic symbolic verification of embedded systems. IEEE Transaction on Software Engineering.1996, 22(3):181-201

[4]Mike Gordon. The Semantic Challenge of Verilog HDL. Revised version of an invited paper to be published in the proceedings of the tenth Annual IEEE Symposium on Logic in Computer Science (LICS'95),June26-29,1995

[5]Gerardo Schneider and Xu Qiwen. Towards an Operational Semantics of Verilog. Technical Report 147.UNU/IIST,Mauau.1998