論文標(biāo)準(zhǔn)WORD格式排版 30頁

摘 要
Verilog是一種用于數(shù)字邏輯電路設(shè)計(jì)的語言。它既是一種行為描述語言，也是一種結(jié)構(gòu)描述語言。也就是說，既可以用電路的功能描述也可用元器件和它們之間的連接來建立所設(shè)計(jì)電路的verilog模型。本次設(shè)計(jì)就是以 verilog語言為設(shè)計(jì)工具，它是在現(xiàn)場(chǎng)可編程門陣列（FPGA）上實(shí)現(xiàn)的。軟件環(huán)境是xilinx的ISE8連接modisim.
本文主要是對(duì)可編程邏輯器件—隨機(jī)存儲(chǔ)器的應(yīng)用探討與實(shí)踐,主要講了與畢設(shè)有關(guān)的verilog語言，ISE開發(fā)環(huán)境及隨機(jī)存儲(chǔ)器程序在ISE上的模擬過程。
主要工作有：
1.熟悉隨機(jī)存儲(chǔ)器的工作過程及其構(gòu)造；
2.用verilog語言編寫模擬程序。
3.在ISE上對(duì)程序進(jìn)行編譯模擬結(jié)果

關(guān)鍵詞:verilog,現(xiàn)場(chǎng)可編程門陣列,隨機(jī)存儲(chǔ)器

目錄
第一章 前言 5
1.1研究背景,目的: 5
1.2論文的主要工作 5
1.3論文的組織 5
第二章verilog HDL 6
2.1 Verilog語言簡介 6
2.2verilog HDL歷史 6
2.3設(shè)計(jì)流程 7
2.4verilog語言語法: 7
2.4.1端口 7
2.4.2常量 7
2.4.3變量 8
2.5 Verilog代碼編寫風(fēng)格： 8
2.6與Verilog語言相關(guān)的HLD介紹 10
2.6.1 ASIC技術(shù)的發(fā)展 10
2.6.2 HLD符合目前對(duì)電路的兩個(gè)要求 11
2.6.3 電路設(shè)計(jì)方法 11
2.6.4 電路設(shè)計(jì)應(yīng)該采用的方法 11
2.7 Verilog語言的主要能力 11
第三章FPGA簡介 13
3.1FPGA的概念 13
3.2FPGA的基本特點(diǎn) 13
3.3FPGA的工作原理 13
3.4FPGA設(shè)計(jì)流程 13
3.4.1功能仿真 14
3.4.2邏輯綜合 15
3.4.3前仿真 15
3.4.4布局布線 16
3.4.5后仿真 16
3.5 FPGA前景 17
3.6FPGA常用器件介紹 17
3.6.1固定功能器件 17
3.6.2可編程器件 18
3.6.3可重編程器件 18
3.6.4可重配置器件 18
3.6.5可復(fù)用器件 18
3.6.6可升級(jí)器件 18
第四章隨機(jī)存儲(chǔ)器 19
4.1隨機(jī)存儲(chǔ)器的組成 19
4.1.1存儲(chǔ)體 19
4.1.2地址譯碼器 19
4.1.3I/O電路： 19
4.1.4驅(qū)動(dòng)器 19
4.1.5片選與讀/寫控制電路 19
4.1.6輸出驅(qū)動(dòng)電路 19
4.2存儲(chǔ)器實(shí)例 19
第五章程序原代碼及說明 21
5.1程序原代碼 21
5.2說明 21
第六章ISE環(huán)境及仿真 23
6.1新建工程 23
6.2編寫并調(diào)試程序 24
6.3 創(chuàng)建并調(diào)試測(cè)試文件 25
6.4模擬結(jié)果 26
第七章結(jié)論與展望 28
致謝 29
參考文獻(xiàn) 29