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任務(wù)書的內(nèi)容：

1、課題來源：
FPGA芯片的更新和發(fā)展，使數(shù)字系統(tǒng)的設(shè)計(jì)邁進(jìn)了SOPC時(shí)代，而各種IP核的設(shè)計(jì)和應(yīng)用是SOPC設(shè)計(jì)的重要特征。Nios II嵌入式處理器是FPGA廠商Altera推出的軟核CPU，是一種面向用戶的、可以靈活定制的通用RISC（精簡指令集架構(gòu)）嵌入式處理器。Nios II以軟核的方式提供給用戶，并專為在FPGA上實(shí)現(xiàn)做了優(yōu)化，可以方便地用于SOPC設(shè)計(jì)，構(gòu)成各種應(yīng)用系統(tǒng)。
DDS（Direct Digital Synthesizer）直接數(shù)字合成器，是一種新型的頻率合成技術(shù)。具有較高的頻率分辨率，可以實(shí)現(xiàn)快速的頻率切換，并且在改變時(shí)能夠保持相位的連續(xù)，很容易實(shí)現(xiàn)頻率、相位和幅度的數(shù)控調(diào)制。因此，在現(xiàn)代電子系統(tǒng)及設(shè)備的頻率源設(shè)計(jì)中，尤其在通信領(lǐng)域，直接數(shù)字合成器的應(yīng)用越來越廣泛。
本設(shè)計(jì)要求基于SOPC應(yīng)用技術(shù)，設(shè)計(jì)一個(gè)能夠產(chǎn)生正弦波和正弦調(diào)幅波的信號發(fā)生器。
2、設(shè)計(jì)任務(wù)：
（1）完成與本設(shè)計(jì)課題相關(guān)技術(shù)資料的收集與整理；
（2）掌握本設(shè)計(jì)課題需要使用的相關(guān)軟件；
（3）完成本設(shè)計(jì)課題的硬件電路原理圖設(shè)計(jì)、調(diào)試；
（4）完成本課題的軟件設(shè)計(jì)，并實(shí)際下載調(diào)試，實(shí)現(xiàn)主要功能；
（5）完成畢業(yè)論文的撰寫工作。
3、技術(shù)指標(biāo)：
（1）DDS模塊：根據(jù)輸入的頻率字和調(diào)制度產(chǎn)生相應(yīng)的正弦波和正弦調(diào)幅波輸出；
（2）Nios II軟核處理器模塊：完成系統(tǒng)的人機(jī)界面，根據(jù)按鍵、開關(guān)輸入，產(chǎn)生對應(yīng)的LCD、數(shù)碼管等顯示輸出；并計(jì)算相應(yīng)的頻率字和調(diào)制度等參數(shù)，控制DDS模塊；
（3）信號波形輸出模塊：利用D/A轉(zhuǎn)換器件，將DDS 的數(shù)字輸出轉(zhuǎn)換成模擬信號輸出；
（4）載波信號：頻率范圍88～108kHz；步進(jìn)值1kHz；
（5）音頻調(diào)制信號：頻率范圍100Hz～3kHz；步進(jìn)值100Hz；
（6）調(diào)制度：調(diào)節(jié)范圍10%～100%；步進(jìn)量10%；
（6）失真度：波形觀察無明顯失真；


目錄

引言 1
第一章 系統(tǒng)設(shè)計(jì)概述和方案論證 2
1.1 課題來源和意義 2
1.2 方案論證 2
1.2.1 信號模塊論證 2
1.2．2 控制模塊論證 3
1.2.3 顯示模塊論證 3
第二章 設(shè)計(jì)流程簡介 4
2.1 FPGA的EDA設(shè)計(jì)流程 4
2.2 DSP Builder 設(shè)計(jì)流程 5
2.3 SOPC設(shè)計(jì)流程 8
第三章 系統(tǒng)硬件設(shè)計(jì) 9
3.1 DDS模塊 9
3.1.1 DDS原理 9
3.1.2.DDS模塊原理框圖及說明 10
3.1.3.正弦波模塊原理及說明 10
3.1.4正弦波幅度調(diào)節(jié)原理及說明 11
3.2 NIOS ii模塊 13
3.2.1 NIOS ii 概述 13
3.2.2 NIOS ii核 16
第四章 系統(tǒng)軟件設(shè)計(jì) 19
4.1 LCD模塊 19
4.2鍵盤掃描模塊 21
第五章 實(shí)驗(yàn)驗(yàn)證 22
5.1 工程下載 22
5.2 SignalTab II嵌入式邏輯分析儀測試 22
5.3 硬件調(diào)試 23
5.3.1 LCD顯示和按鍵調(diào)試 23
5.3.2 示波器顯示 24
結(jié)論 27
致謝 28
參考文獻(xiàn) 29
附件一：原理圖 30
附件二：程序代碼 31