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基于cpld/fpga的電子密碼鎖設(shè)計(jì).doc

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基于cpld/fpga的電子密碼鎖設(shè)計(jì),目錄1 引言22 概述42.1 max+plusⅡ的概述42.1.1 設(shè)計(jì)輸入52.1.2 設(shè)計(jì)處理62.1.3 設(shè)計(jì)校驗(yàn)72.2 max+plus ii軟件的設(shè)計(jì)流程82.3vhdl語(yǔ)言簡(jiǎn)介92.3.1 cpld/fpga112.3.2 vhdl的優(yōu)點(diǎn)123 總體設(shè)計(jì)133.1系統(tǒng)框圖133.2系統(tǒng)說(shuō)明143.2.1...
編號(hào):30-314879大小:238.00K
分類(lèi): 論文>通信/電子論文

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目錄
1 引言 2
2 概述 4
2.1 MAX+PLUSⅡ的概述 4
2.1.1 設(shè)計(jì)輸入 5
2.1.2 設(shè)計(jì)處理 6
2.1.3 設(shè)計(jì)校驗(yàn) 7
2.2 MAX+PLUS II軟件的設(shè)計(jì)流程 8
2.3VHDL語(yǔ)言簡(jiǎn)介 9
2.3.1 CPLD/FPGA 11
2.3.2 VHDL的優(yōu)點(diǎn) 12
3 總體設(shè)計(jì) 13
3.1系統(tǒng)框圖 13
3.2系統(tǒng)說(shuō)明 14
3.2.1 系統(tǒng)原理 14
3.2.2各部分作用 15
3.3總體電路說(shuō)明 18
3.3.1 總體電路圖 18
3.3.2總體原理說(shuō)明 19
4 單元電路設(shè)計(jì) 20
4.1單元電路圖 20
4.2原理說(shuō)明 30
5 總結(jié) 32
5.1設(shè)計(jì)的優(yōu)缺點(diǎn) 32
5.2可以改進(jìn)的地方 32
5.3結(jié)語(yǔ) 32
參考文獻(xiàn) 34
致謝 35

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