視頻信號(hào)處理系統(tǒng)中運(yùn)動(dòng)估計(jì)加速器模塊基于SystemVerilog語(yǔ)言的驗(yàn)證

碩士學(xué)位論文

62頁(yè)共計(jì)41155字

摘要

本文對(duì)視頻信號(hào)處理系統(tǒng)中運(yùn)動(dòng)估計(jì)加速器模塊的功能實(shí)現(xiàn)算法進(jìn)行了一定程度的分析與研究，通過(guò)分析當(dāng)今業(yè)界主要應(yīng)用的驗(yàn)證技術(shù)，結(jié)合公司的實(shí)際情況選用了先進(jìn)的驗(yàn)證方法，在EDA工具的支持下對(duì)運(yùn)動(dòng)估計(jì)加速器模塊進(jìn)行了全面的功能性驗(yàn)證。文中還詳細(xì)剖析了芯片驗(yàn)證環(huán)境，這是一個(gè)運(yùn)用SystemVerilog語(yǔ)言的仿真環(huán)境，利用總線功能模型（BFM）實(shí)現(xiàn)總線操作，使得驗(yàn)證在事務(wù)級(jí)（transaction level）進(jìn)行，大大提高了驗(yàn)證的效率及可復(fù)用性。
本文針對(duì)運(yùn)動(dòng)估計(jì)加速器模塊設(shè)計(jì)了足夠的驗(yàn)證case，覆蓋了模塊的各項(xiàng)功能，并運(yùn)用SystemVerilog搭建了高效的驗(yàn)證平臺(tái)，通過(guò)Perl腳本對(duì)整個(gè)驗(yàn)證架構(gòu)中進(jìn)行仿真管理與控制，實(shí)現(xiàn)了對(duì)C_model的實(shí)時(shí)調(diào)用、輸入?yún)?shù)的隨機(jī)生成以及輸出數(shù)據(jù)的實(shí)時(shí)比對(duì)等自動(dòng)化功能。此外還與其他驗(yàn)證工程師合作搭建了視頻信號(hào)處理系統(tǒng)的聯(lián)合仿真平臺(tái)，該平臺(tái)實(shí)現(xiàn)了視頻信號(hào)處理中所有模塊的系統(tǒng)級(jí)驗(yàn)證。此外，對(duì)視頻信號(hào)處理系統(tǒng)還進(jìn)行了FPGA驗(yàn)證，作為對(duì)基于仿真的驗(yàn)證的有效補(bǔ)充。網(wǎng)表（netlist）設(shè)計(jì)完成以后還進(jìn)行了post-layout simulation（后仿真），對(duì)芯片設(shè)計(jì)部門(mén)而言是流片前簽發(fā)的最后一個(gè)環(huán)節(jié)。
本文還通過(guò)先進(jìn)的EDA工具及芯片仿真環(huán)境的支持，對(duì)運(yùn)動(dòng)估計(jì)加速器模塊代碼覆蓋率進(jìn)行了統(tǒng)計(jì)分析。對(duì)運(yùn)動(dòng)估計(jì)加速器模塊的驗(yàn)證通過(guò)了展訊公司模塊驗(yàn)證的評(píng)審流程，被認(rèn)為是充分的。實(shí)踐表明，本文所采用的驗(yàn)證方法和結(jié)構(gòu)是適合SC8800E芯片項(xiàng)目開(kāi)發(fā)的，具有靈活性好、效率高、可復(fù)用性強(qiáng)等優(yōu)點(diǎn)。
Abstract
SystemVerilog based verification of MEA module in video signal processing system
In this paper, the MEA module algorithm is analyzed and researched to some extent. In addition，through studying the popular verification techniques in IC industry，the whole functional verification for MEA module in TD-SCDMA/GSM chip SC8800E is completed, with the use of advanced verification methodology and the support of EDA tools. The verification environment platform in the chip level for MEA is also detailed in this paper. This is a multi-language simulation environment using Verilog, SystemVerilog, etc. The bus function is implemented by using the reusable BFM (Bus Functional Model), so that the verification work can carry out at the higher level more efficiently.
Also, in this paper, there are enough test cases designed for MEA module verification, which aim at covering all the features of the design. The verification platform is described using SystemVerilog, and Perl script is used to control the whole simulation in the verification structure, so that reference model in C_model can be called on the fly, the input parameters can be generated randomly and the output data can compared with the expected data automatically. Besides, with the other verification engineers’ team work, a simulation platform for image signal processing system has been built up. This platform implemented the system level verification of all ISP modules. Moreover, the verification of MEA module is also implemented with FPGA verification as an effective supplementary of simulation-based verification. After the design of netlist, post-layout simulation is also done, which is the last sign-off step before taping the chip out for chip design department.
With the support of advanced EDA tools and chip level verification environment, in this paper, the code coverage analysis and statistic ....

目錄
摘要 I
Abstract II
目錄 IV
圖目錄 VIII
表目錄 IX
第一章 緒論 1
1.1 課題背景 1
1.2 本文的主要工作及貢獻(xiàn) 2
1.3 章節(jié)安排 3
第二章 視頻信號(hào)處理系統(tǒng)中運(yùn)動(dòng)估計(jì)加速器模塊的算法及其硬件實(shí)現(xiàn)概述 4
2.1 運(yùn)動(dòng)估計(jì)簡(jiǎn)介 4
2.2 算法簡(jiǎn)介[3] 4
2.2.1 基于塊的運(yùn)動(dòng)估計(jì) 5
2.2.2 整像素的運(yùn)動(dòng)估計(jì) 5
2.2.3 INTRA/INTER模式選擇 6
2.2.4 半像素搜索 6
2.2.5 16x16/8x8預(yù)測(cè)模式選擇 7
2.2.6 快速搜索算法 7
2.3 硬件實(shí)現(xiàn) 10
2.4 本章小結(jié) 11
第三章 SoC驗(yàn)證方法學(xué)簡(jiǎn)介 12
3.1 SoC設(shè)計(jì)挑戰(zhàn) 12
3.1.1 系統(tǒng)設(shè)計(jì)方法[4] 12
3.1.2 深亞微米效應(yīng) 13
3.1.3 IP集成 13
3.2 SoC驗(yàn)證流程 13
3.3 常用驗(yàn)證技術(shù)分類(lèi)[5] [6] 15
3.3.1 靜態(tài)技術(shù) 15
3.3.2 仿真技術(shù) 16
3.3.3 硬件加速和原型驗(yàn)證 16
3.4 驗(yàn)證平臺(tái)策略 17
3.5 本章小結(jié) 19
第四章 SystemVerilog語(yǔ)言簡(jiǎn)介 21
4.1 SystemVerilog的特征 21
4.1.1 接口(interface) 22
4.1.2 全局聲明和語(yǔ)句 22
4.1.3 時(shí)間單位和精度 22
4.1.4 抽象數(shù)據(jù)類(lèi)型 23
4.1.5 斷言 24
4.2 SystemVerilog驗(yàn)證方法學(xué)介紹[13] 24
4.2.1 驗(yàn)證面臨挑戰(zhàn) 24
4.2.2 SystemVerilog驗(yàn)證技術(shù) 25
4.2.3 產(chǎn)生帶約束隨機(jī)仿真 25
4.2.4 覆蓋率驅(qū)動(dòng)驗(yàn)證 26
4.2.5 斷言 27
4.3 基于SystemVerilog的驗(yàn)證平臺(tái)架構(gòu) 28
4.3.1 分層驗(yàn)證平臺(tái)結(jié)構(gòu) 28
4.3.2 自頂向下和自底向上 29
4.3.3 結(jié)果檢查 30
4.3.4 覆蓋率驅(qū)動(dòng)驗(yàn)證執(zhí)行 31
4.3.5 使用形式分析 32
4.3.6 產(chǎn)生可重用驗(yàn)證IP 32
4.4 本章小結(jié) 33
第五章 MEA驗(yàn)證平臺(tái)及流程 34
5.1 驗(yàn)證環(huán)境介紹 34
5.1.1 SC8800E芯片驗(yàn)證環(huán)境 34
5.1.2 模塊驗(yàn)證平臺(tái)的頂層結(jié)構(gòu) 36
5.2 MEA模塊驗(yàn)證平臺(tái)的結(jié)構(gòu)規(guī)劃 37
5.2.1 驗(yàn)證方法與總體結(jié)構(gòu) 37
5.2.2 仿真架構(gòu)的設(shè)計(jì) 38
5.3 MEA模塊驗(yàn)證平臺(tái)的設(shè)計(jì)實(shí)現(xiàn) 38
5.3.1 待測(cè)功能列表 38
5.3.2 配置文件 39
5.3.3 數(shù)據(jù)文件 40
5.3.4文件列表 41
5.3.5 編程指南 41
5.3.6 回歸分析 42
5.4 基于SystemVerilog的總線功能模型 42
5.5 與模塊相關(guān)的頂層驗(yàn)證 43
5.5.1 SystemVerilog描述的中斷處理程序 43
5.5.2模塊間聯(lián)合仿真 44
5.6 FPGA驗(yàn)證 45
5.7 后仿真 45
5.8 覆蓋率分析 46
5.8.1 VCS工具Coverage Metrics簡(jiǎn)介 46
5.8.2仿真腳本 47
5.8.3覆蓋率統(tǒng)計(jì)報(bào)告 47
5.9 本章小結(jié) 48
第六章 結(jié)論與展望 49
參考文獻(xiàn) 51

關(guān)鍵字：系統(tǒng)級(jí)芯片，SystemVerilog，SystemVerilog驗(yàn)證方法學(xué)

參考文獻(xiàn)
[1] 李小文等。TD-SCDMA——第三代移動(dòng)通信系統(tǒng)、信令及實(shí)現(xiàn)，人民郵電出版社，2003
[2] 謝顯中。TD-SCDMA第三代移動(dòng)通信系統(tǒng)技術(shù)與實(shí)現(xiàn)，電子工業(yè)出版社，2005
[3] 葛翔。SC8800E MEA Design Spec.，展訊通信有限公司內(nèi)部文檔
[4] 魏少軍。SOC設(shè)計(jì)方法學(xué)，電子產(chǎn)品世界， 2001，06
[5] Prakash Rashinkar, Peter Paterson, Leena Singh.System-on-a-chip Verification Methodology and techniques. Kluwer Academic Publishers，2002
[6] 曾繁泰，陳美金。EDA工程方法學(xué)，清華大學(xué)出版社
[7] David Dempster Michael Stuart .Verification Methology Mannual Techniques for Verifying HDL Designs. Teamwork International, 2002
[8] 徐英偉，劉佳。SOC功能驗(yàn)證的特點(diǎn)和方法，微處理機(jī)，2006，02
[9] 孟維佳,楊軍。基于受限隨機(jī)矢量生成的功能驗(yàn)證，電子器件，2005，01
[10] Reference Verification Methodology User Guide, version 8.6.4, Synopsys, Inc. April 2005