VHDL語言實(shí)現(xiàn)乘法器嵌入式系統(tǒng)實(shí)驗(yàn)報(bào)告
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實(shí)驗(yàn)四：乘法器

1. 實(shí)驗(yàn)前準(zhǔn)備（4分）
1． 繼續(xù)學(xué)習(xí)VHDL。
2． 明確實(shí)驗(yàn)要求和實(shí)驗(yàn)的目的。
3． 了解二位數(shù)乘法的計(jì)算特點(diǎn)：利用移位和加法來實(shí)現(xiàn)計(jì)算
4． 查閱資料，為實(shí)驗(yàn)做準(zhǔn)備。
5． 初步設(shè)計(jì)程序，并在機(jī)器上進(jìn)行編譯驗(yàn)證、發(fā)現(xiàn)錯誤修改。
得分：
2. 實(shí)驗(yàn)內(nèi)容和目的（4分）

實(shí)驗(yàn)內(nèi)容：
實(shí)現(xiàn)乘法器
實(shí)驗(yàn)?zāi)康模悍治龆M(jìn)制乘法中計(jì)算步驟（多少次加法，何時進(jìn)行），實(shí)現(xiàn)一個有限狀態(tài)機(jī)，執(zhí)行乘法運(yùn)算
得分：
3. 實(shí)驗(yàn)步驟（4分）
1. 創(chuàng)建文本格式文件并保存成擴(kuò)展名為.vhd的文件。
2. 錄入源代碼，保存，并將當(dāng)前文件設(shè)為當(dāng)前工程文檔。注意源碼的編寫中，設(shè)置了幾個臨時變量，用了保存移位的乘數(shù)，以便和被乘數(shù)相加，我設(shè)置的是3位的二進(jìn)制數(shù)乘二進(jìn)制數(shù)。對乘數(shù)為1的部分，便把被乘數(shù)往左移一位，賦值給臨時變量，和result相加。乘數(shù)的管腳設(shè)計(jì)為：40、39、37，被乘數(shù)的管腳設(shè)置為：45、44、41，使能信號設(shè)置為50。
3. 選擇設(shè)備，并為實(shí)體聲明的端口與實(shí)際Pin進(jìn)行匹配。為了方便觀察，輸出設(shè)置為6位的顯示燈，輸出燈的管腳分別設(shè)置0為：4、6、9、75、77、80
4. 編譯文件并派錯。
5. 模擬，觀察結(jié)果、改正錯誤。
6. 向?qū)嶒?yàn)板下在程序進(jìn)行調(diào)試、演示結(jié)果。
7. 調(diào)試結(jié)果正確
得分：
4. 實(shí)驗(yàn)總結(jié)（4分）
關(guān)于VHDL：通過第四次實(shí)驗(yàn)，能夠很靈活地運(yùn)用 VHDL語言
關(guān)于本次實(shí)驗(yàn)： 在設(shè)計(jì)乘法器之前，需要對乘法器的計(jì)算原理進(jìn)行深入理解，我將其轉(zhuǎn)換位一個移位和加法的計(jì)算，并且將其編程實(shí)現(xiàn)，通過這次試驗(yàn)，不僅對原有的知識進(jìn)行了復(fù)習(xí)，也讓我更加深入地了解了嵌入式系統(tǒng)的一些特點(diǎn)，感覺非常有成就感。

得分：