基于單片機(jī)和FPGA的位同步信號(hào)提取

①頁(yè)數(shù) 76

②字?jǐn)?shù) 20144

③ 摘要
本文所設(shè)計(jì)的位同步系統(tǒng)是使用單片機(jī)進(jìn)行實(shí)時(shí)控制現(xiàn)場(chǎng)可編程門陣列（FPGA）進(jìn)行同步的，在此設(shè)計(jì)中，本文主要做了以下內(nèi)容：
1、單片機(jī)實(shí)時(shí)控制FPGA完成實(shí)時(shí)頻率跟蹤測(cè)量和自動(dòng)鎖相。
2、在FPGA內(nèi)部，設(shè)計(jì)有以下兩部分：
a、 全數(shù)字鎖相環(huán)（DPLL），主要包括數(shù)控振蕩器、鑒相器、可控模N分頻器。
b、 LED動(dòng)態(tài)掃描電路、FPGA和單片機(jī)的數(shù)據(jù)接口，以完成兩者之間的數(shù)據(jù)傳遞。
3、設(shè)計(jì)輔助電路：鍵盤、LED顯示、信號(hào)源等。
4、整體測(cè)試表明：系統(tǒng)可以實(shí)現(xiàn)10Hz到1MHz的信號(hào)同步，鍵盤及顯示電路工作正常。


④目錄
摘 要 I
Abstract II
引 言 1
第1章 緒 論 2
1.1 位同步技術(shù)當(dāng)前的發(fā)展 2
1.2 EDA簡(jiǎn)介 3
1.3 8051型單片機(jī) 4
1.4 FPGA器件簡(jiǎn)介 4
1.4.1 FPGA器件的發(fā)展 4
1.4.2 FPGA器件的結(jié)構(gòu) 5
1.4.3 Altera器件及EPM7064 7
1.5 FPGA開發(fā)過程簡(jiǎn)介 8
1.6 C語(yǔ)言 9
1.7 VerilogHDL 9
1.8 MAX+PLUS II 概述 10
第2章 系統(tǒng)組成結(jié)構(gòu) 11
2.1 單片機(jī)模塊 11
2.2 鍵盤模塊 11
2.3 測(cè)頻、輸出顯示模塊 12
2.4 數(shù)字鎖相環(huán)(DPLL)模塊 13
第3章 各模塊的具體設(shè)計(jì)及實(shí)現(xiàn) 14
3.1 單片機(jī)模塊的設(shè)計(jì)與實(shí)現(xiàn) 14
3.2 鍵盤模塊的設(shè)計(jì)與實(shí)現(xiàn) 15
3.2.1 設(shè)計(jì)中問題和解決方法 15
3.2.2 鍵盤設(shè)計(jì)的軟件設(shè)計(jì) 16
3.3 測(cè)頻、輸出顯示模塊的設(shè)計(jì)與實(shí)現(xiàn) 17
3.3.1 測(cè)頻部分 17
3.3.1.1 測(cè)頻電路的設(shè)計(jì)實(shí)現(xiàn) 17
3.3.1.2 測(cè)頻模塊的軟件設(shè)計(jì) 17
3.3.2 顯示部分 18
3.3.2.1 7448芯片介紹 18



⑤關(guān)鍵字 單片機(jī)、電子設(shè)計(jì)自動(dòng)化（EDA）、Ver