簡(jiǎn)易數(shù)字頻率計(jì)設(shè)計(jì).doc
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簡(jiǎn)易數(shù)字頻率計(jì)設(shè)計(jì),2.9萬(wàn)字有設(shè)計(jì)代碼摘要：采用現(xiàn)場(chǎng)可編程門陣列(fpga)為控制核心，利用vhdl語(yǔ)言編程，下載燒制實(shí)現(xiàn)。將所有器件集成在一塊芯片上，體積大大減小的同時(shí)還提高了穩(wěn)定性，可實(shí)現(xiàn)大規(guī)模和超大規(guī)模的集成電路，測(cè)頻測(cè)量精度高，測(cè)量頻率范圍大，而且編程靈活、調(diào)試方便。簡(jiǎn)易數(shù)字頻率計(jì)利用復(fù)雜可編程邏輯器件fpga,vhdl編程將所...
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2.9萬(wàn)字 有設(shè)計(jì)代碼
摘要：
采用現(xiàn)場(chǎng)可編程門陣列(FPGA)為控制核心，利用VHDL語(yǔ)言編程，下載燒制實(shí)現(xiàn)。將所有器件集成在一塊芯片上，體積大大減小的同時(shí)還提高了穩(wěn)定性，可實(shí)現(xiàn)大規(guī)模和超大規(guī)模的集成電路，測(cè)頻測(cè)量精度高，測(cè)量頻率范圍大，而且編程靈活、調(diào)試方便。簡(jiǎn)易數(shù)字頻率計(jì)利用復(fù)雜可編程邏輯器件FPGA,VHDL編程將所有功能模塊集成在一塊芯片上。功能模塊包括時(shí)基脈沖發(fā)生器、計(jì)數(shù)器、數(shù)據(jù)鎖存和譯碼顯示電路4部分。其中分頻模塊輸出的閘門信號(hào)控制計(jì)數(shù)器的計(jì)數(shù)。計(jì)數(shù)模塊由八個(gè)十進(jìn)制計(jì)數(shù)器組成，測(cè)量范圍0HZ~99MHZ，各計(jì)數(shù)器的輸出的BCD碼送譯碼變成十進(jìn)進(jìn)制數(shù)送LCD顯示。
關(guān)鍵字： 計(jì)數(shù) VHDL FPGA 頻率
目 錄
1系統(tǒng)的設(shè)計(jì)
2 單元電路模塊設(shè)計(jì)
2.1整形電路
2.2分頻電路
2.3計(jì)數(shù)電路
2.4鎖存電路
2.5鍵控電路
3.軟件設(shè)計(jì)
4.系統(tǒng)測(cè)試
5總結(jié)
6附錄
摘要：
采用現(xiàn)場(chǎng)可編程門陣列(FPGA)為控制核心，利用VHDL語(yǔ)言編程，下載燒制實(shí)現(xiàn)。將所有器件集成在一塊芯片上，體積大大減小的同時(shí)還提高了穩(wěn)定性，可實(shí)現(xiàn)大規(guī)模和超大規(guī)模的集成電路，測(cè)頻測(cè)量精度高，測(cè)量頻率范圍大，而且編程靈活、調(diào)試方便。簡(jiǎn)易數(shù)字頻率計(jì)利用復(fù)雜可編程邏輯器件FPGA,VHDL編程將所有功能模塊集成在一塊芯片上。功能模塊包括時(shí)基脈沖發(fā)生器、計(jì)數(shù)器、數(shù)據(jù)鎖存和譯碼顯示電路4部分。其中分頻模塊輸出的閘門信號(hào)控制計(jì)數(shù)器的計(jì)數(shù)。計(jì)數(shù)模塊由八個(gè)十進(jìn)制計(jì)數(shù)器組成，測(cè)量范圍0HZ~99MHZ，各計(jì)數(shù)器的輸出的BCD碼送譯碼變成十進(jìn)進(jìn)制數(shù)送LCD顯示。
關(guān)鍵字： 計(jì)數(shù) VHDL FPGA 頻率
目 錄
1系統(tǒng)的設(shè)計(jì)
2 單元電路模塊設(shè)計(jì)
2.1整形電路
2.2分頻電路
2.3計(jì)數(shù)電路
2.4鎖存電路
2.5鍵控電路
3.軟件設(shè)計(jì)
4.系統(tǒng)測(cè)試
5總結(jié)
6附錄
