基于FPGA的數(shù)字鐘的設(shè)計


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一 引言
本設(shè)計采用EDA以硬件描述語言(VHDL)為系統(tǒng)邏輯描述手段設(shè)計文件,在MaxplusII工具軟件環(huán)境下，采用自頂向下的設(shè)計發(fā)放，由各個基本模塊共同構(gòu)建了一個基于FPGA的數(shù)字時鐘.
關(guān)鍵詞:EDA,FPGA,VHDL, ALTERA, 數(shù)字鐘,電子設(shè)計
二 課題背景
.利用EDA技術(shù)進行電子系統(tǒng)的設(shè)計具有以下幾個特點:采用自頂向下的設(shè)計方法;用軟件的形式設(shè)計硬件;用軟件的方式設(shè)計過程中可用相關(guān)軟件進行仿真;系統(tǒng)可現(xiàn)場編程,在線升級;整個系統(tǒng)集成在一個芯片上,體積小,功耗低,可靠性高.因此,EDA技術(shù)是現(xiàn)代電子設(shè)計的發(fā)展趨勢.
三 多功能數(shù)字時鐘的設(shè)計
本設(shè)計采用層次化,模塊化的設(shè)計方法,設(shè)計了一個簡單的多功能數(shù)字鐘.主芯片采用EPF10K10LC84-4.
首先對數(shù)字鐘的功能描述如下:
1. 具有時,分,秒計數(shù)顯示功能,以12小時循環(huán)計數(shù).
2. 具有清零,調(diào)整小時,分鐘的功能.