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【摘 要】UART是設(shè)備和設(shè)備間進行通信的關(guān)鍵，當(dāng)一個設(shè)備需要和另一個連接的設(shè)備進行通信時，通常采用數(shù)字信號，這種源自并行的信號必須轉(zhuǎn)換成串行信號才能通過有線或無線傳輸?shù)搅硪慌_設(shè)備。在接收端，串行信號又轉(zhuǎn)換成并行信號進行處理，UART處理這種數(shù)據(jù)總線和串行口之間的串-并和并-串轉(zhuǎn)換。本文所要實現(xiàn)的就是就是這種串-并和并-串的轉(zhuǎn)換，使之能夠進行數(shù)據(jù)的傳輸。本文介紹了用FPGA技術(shù)實現(xiàn)UART電路的一種方法，用VHDL進行編程，在Modelsim下進行編譯及仿真等。
目 錄
1 緒論 6
1．1 EDA 技術(shù)發(fā)展概況 6
1.1.1 CAD 階段（20 世紀 60 年代中期—20 世紀 80 年代初期） 6
1.1.2 CAE 階段（20 世紀 80 年代初期—20 世紀 90 年代初期） 6
1.1.3 EDA 階段（20 世紀 90 年代以來） 6
1.2 FPGA的發(fā)展及優(yōu)點 7
1.3 電路設(shè)計方法發(fā)展 8
1.3.1 自底向下的設(shè)計方法 9
.協(xié)同設(shè)計； 10
（1）總體結(jié)構(gòu)的設(shè)計 10
（2）子模塊的激活實現(xiàn)（Acitive Module Design） 10
（3）模塊的最后合并（Final Assembly） 10
3．模塊化分的原則 10
（3）將不同優(yōu)化目標的邏輯分開 11
（4）將松約束的邏輯單元歸到同一模塊 11
（6）合適的模塊規(guī)模 11
4.全局邏輯的設(shè)計 11
1.4 ISE軟件介紹 12
1.6 本文主要工作 13
2.1 常用的計算機接口 13
2.2 RS-232川口通信簡介 16
2.2.2．RS-232協(xié)議 17
1．DSR信號線 17
2．DTR 信號線 17
3．RTS 信號線 17
4．CTS 信號線 17
5．DCD 信號線 17
6．RI信號線 17
2.2.3．RS-232通信時序和UART 19
2.2.4. 串行通信實現(xiàn)方案 20
3.1 UART實現(xiàn)原理 21
3.2 UART工作流程 22
4.3 波特率發(fā)生器模塊的實現(xiàn) 24
RISE_PULSE_COUNT : BD_COUNT := BD9600_HPC ); 26
FULL_PULSE_COUNT => 10, 27
RISE_PULSE_COUNT => 5 27
4.4 移位寄存器模塊的實現(xiàn) 27
4.5奇偶校驗器模塊實現(xiàn) 28
PARITY_RULE : PARITY := NONE ); 28
4.6 總線選擇模塊的實現(xiàn) 29
4.7 計數(shù)器模塊的實現(xiàn) 30
4.8 UART內(nèi)核模塊的實現(xiàn) 31
（2）奇偶校驗器 31
(5) 波特率發(fā)生器 34
4.8.3 UART內(nèi)核模塊的實現(xiàn) 37
PARITY_RULE : PARITY := NONE ); 38
（2）內(nèi)部信號定義 39
（3）串行加載序列的生成方法 39
4.9 UART頂層模塊的實現(xiàn) 44
DATA_BIT : INTEGER := DATA_BIT; 45
PARITY_RULE : PARITY := PARITY_RULE; 45
TOTAL_BIT : INTEGER := TOTAL_BIT 45
5.2.1 信號監(jiān)測器模塊的仿真 49
5.2.2 波特率時鐘模塊的仿真 49
5.2.3 移位寄存器模塊的仿真 49
5.2.4 奇偶校驗器模塊的仿真 49
5.2.5 總線選擇器模塊的仿真 50
5.2.6 計數(shù)器模塊的仿真 50
5.2.7 頂層模塊的仿真 50
5.3 FPGA驗證 51

【關(guān) 鍵 字】FPGA，VHDL，UART，接收，發(fā)送
參考文獻
[1]ARMSTRONG J R， FRAY FG.VHDL設(shè)計表示和綜合.李宗伯，王蓉暉譯.北京：機械工業(yè)出版社，2002.28
[2]劉凌 胡永生． 數(shù)字信號處理的FPGA 實現(xiàn) ．北京：清華大學(xué)出版社，2003.53
[3]朱明程．FPGA 原理及應(yīng)用設(shè)計．北京：電子工業(yè)出版社，2001.104
[4]侯伯亭 顧新編.VHDL硬件描述語言及數(shù)字邏輯電路設(shè)計.西安：西安電子科技大學(xué)版社 2003.56
[5]李圣怡 戴一帆 王憲平.Windows環(huán)境下軟硬件接口技術(shù)[M].長沙:國防科技大學(xué)出版社,2001.25
[6]王振紅 .VHDL數(shù)字電路設(shè)計與應(yīng)用實踐教程. 北京：機械工業(yè)出版社, 2003.61
[7]王誠，薛小剛，鐘信潮．FPGA及 CPLD 設(shè)計.北京：人民郵電出版社,2003.92
[8]宋俊德．可編程邏輯器件(PLD)原理與應(yīng)用．北京:電子工業(yè)出版社，1994.10
[9]朱明程. FPGA原理及應(yīng)用設(shè)計. 北京：電子工業(yè)出版社，2001.10
[10]褚振勇 甕木云. FPGA 的設(shè)計與應(yīng)用. 西安：西安電子科技大學(xué)出版社，2002.27
[11]段吉海 黃智偉.基于CPLD/FPGA的數(shù)字通訊系統(tǒng)建模與設(shè)計.北京：電子工業(yè)出版社，2004.26
[12]任曉東.CPLD/FPGA高級應(yīng)用于開發(fā)指南.北京：電子工業(yè)出版社，2003.12