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【摘　要】 本論文介紹了一種利用 EDA技術(shù) 和VHDL 語言，通過自頂向下的設(shè)計(jì)方法對(duì)數(shù)字密碼器進(jìn)行設(shè)計(jì)，并在FPGA芯片EPF10K10LC84-4上實(shí)現(xiàn)。用FPGA 器件構(gòu)造系統(tǒng), 所有算法完全由硬件電路來實(shí)現(xiàn), 使得系統(tǒng)的工作可靠性大為提高。由于FPGA 具有ISP （在系統(tǒng)可編程）功能, 當(dāng)設(shè)計(jì)需要更改時(shí), 只需更改FPGA 中的控制和接口電路, 利用EDA 工具將更新后的設(shè)計(jì)下載到FPGA 中即可, 無需更改外部電路的設(shè)計(jì), 大大提高了設(shè)計(jì)的效率。因此, 采用FPGA 開發(fā)的數(shù)字系統(tǒng), 不僅具有很高的工作可靠性, 其升級(jí)與改進(jìn)也極其方便。本文設(shè)計(jì)的密碼器采用6位密碼, 比一般的四位密碼鎖具有更高的安全可靠性, 應(yīng)用前景十分良好。
目錄


摘要 1
1 EDA技術(shù)概述 4
1.1 現(xiàn)代電子設(shè)計(jì)方法—EDA技術(shù) 4
1.1.1 EDA技術(shù)的發(fā)展歷程 4
1.1.2 EDA技術(shù)的基本特征 4
1.1.3 EDA技術(shù)的發(fā)展趨勢(shì) 5
1.2 硬件描述語言（VHDL）簡(jiǎn)介 5
1.2.1 VHDL的產(chǎn)生與發(fā)展 6
1.2.2 VHDL的基本特征 6
1.2.3 VHDL的設(shè)計(jì)流程 6
1.3 可編程邏輯器件（PLD）簡(jiǎn)介 7
1.3.1 PLD的發(fā)展歷程 7
1.3.2 FPGA/CPLD簡(jiǎn)介 8
1.3.3用FPGA/CPLD進(jìn)行開發(fā)的優(yōu)點(diǎn) 8
2 數(shù)字密碼器的VHDL設(shè)計(jì) 9
2.1 數(shù)字密碼器的總體方案設(shè)計(jì) 9
2.1.1 數(shù)字密碼器的功能描述 9
2.1.2 數(shù)字密碼器的內(nèi)部結(jié)構(gòu)及模塊劃分 10
2.1.3 數(shù)字密碼器的工作過程 11
2.2 數(shù)字密碼器的頂層設(shè)計(jì) 11
2.2.1 頂層模塊的輸入輸出 11
2.2.1模塊描述 12
2.2.2 VHDL設(shè)計(jì) 12
2.3 數(shù)字密碼器的底層設(shè)計(jì) 12
2.3.1 分頻模塊 12
2.3.2 消抖同步模塊 13
2.3.3 使能電路模塊 14
2.3.4 密碼預(yù)置輸出模塊 15
2.3.5 編碼模塊 15
2.3.6 比較模塊 16
2.3.7 計(jì)數(shù)器選擇模塊 16
2.3.8 數(shù)碼管顯示譯碼模塊 17
2.3.9 數(shù)碼管掃描模塊 17
2.3.10 指示電路模塊 18
2.3.11 誤碼模塊 19
2.3.12 控制器模塊 19
3 數(shù)字密碼器的VHDL程序的編譯、綜合、仿真、驗(yàn)證 22
3.1 編譯、綜合 22
3.2 模塊仿真 22
3.2.1 頂層模塊仿真 22
3.2.2 編碼模塊仿真 23
3.3 FPGA驗(yàn)證 24
4 結(jié)束語 24
致謝辭 24
參考文獻(xiàn) 24
附錄 程序清單 25

【關(guān)鍵詞】 數(shù)字密碼器　EDA VHDL 自頂向下 FPGA

參考文獻(xiàn)
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