基于FPGA數(shù)字頻率合成器(DDS)的設(shè)計
40頁共計17996字

摘要
在信號發(fā)生器的設(shè)計中,傳統(tǒng)的用分立元件或通用數(shù)字電路元件設(shè)計電子線路的方法設(shè)計周期長,花費大,可移植性差。本設(shè)計是利用EDA技術(shù)設(shè)計的電路, 該信號發(fā)生器輸出信號的頻率范圍為20Hz～20KHz，幅度的峰-峰值為0.3V～5V兩路信號之間可實現(xiàn)0°～359°的相位差。
側(cè)重敘述了用FPGA來完成直接數(shù)字頻率合成器(DDS)的設(shè)計,DDS由相位累加器和正弦ROM查找表兩個功能塊組成,其中ROM查找表由兆功能模塊LPM_ROM來實現(xiàn)。而通過設(shè)定不同的累加器初值(K1)和初始相位值(K2)，可以調(diào)節(jié)兩路相同頻率正弦信號之間的相位差,從而產(chǎn)生兩路數(shù)字式的頻率、相位和幅值可調(diào)的正弦波信號，最后通過MAX+plusII演示仿真結(jié)果。
與傳統(tǒng)的頻率合成方法相比，DDS合成信號具有頻率切換時間短、頻率分辨率高、相位變化連續(xù)等諸多優(yōu)點。使用單片機靈活的控制能力與FPGA器件的高性能、高集成度相結(jié)合，可以克服傳統(tǒng)DDS設(shè)計中的不足，從而設(shè)計開發(fā)出性能優(yōu)良的DDS系統(tǒng)。

目錄
摘要 I
Abstract II
1 緒言
1.1 課題背景 1
1.2 課題研究的目的和意義 1
1.3 國內(nèi)外概況 2
1.4 課題的主要研究工作 3
2 系統(tǒng)設(shè)計方案的研究
2.1 系統(tǒng)的性能要求 4
2.2 系統(tǒng)實現(xiàn)的原理 4
2.2.1 DDS的基本原理 5
2.2.2 FPGA實現(xiàn)的直接數(shù)字頻率合成器 6
2.2.3 移相原理 6
2.3 系統(tǒng)實現(xiàn)方案分析與比較 8
2.3.1 頻率合成器方案 8
2.3.2 移相方案 10
2.3.3 存儲器方案 10
2.3.4 存儲器尋址方案 11
3 總體設(shè)計
3.1 FPGA設(shè)計DDS電路的具體實現(xiàn) 12
3.1.1 相位累加器部分 12
3.1.2 相位/幅度轉(zhuǎn)換電路 12
3.1.3 波形表生成 13
3.1.4 D/A轉(zhuǎn)換電路 13
3.1.5 系統(tǒng)控制電路 13
3.2 單片機與FPGA的接口設(shè)計 13
3.3現(xiàn)場可編程邏輯器件（FPGA）的選擇 15
3.4 其他電路設(shè)計 16
3.4.1 晶體振蕩電路 16
3.4.2 地址計數(shù)脈沖產(chǎn)生電路 17
3.4.3 幅度控制電路 17
3.4.4 單片機外擴展存儲器電路 18
3.4.5 濾波、緩沖輸出電路 18
3.4.6 鍵盤和顯示控制電路 19
4 系統(tǒng)的實現(xiàn)
4.1 系統(tǒng)的計算與仿真 20
4.1.1 系統(tǒng)頻率、相位和幅度的計算 20
4.1.2 系統(tǒng)仿真 21
4.2 單片機的編程實現(xiàn) 22
5 總結(jié)與展望 23
致謝 25
參考文獻 26
附錄 1 28
附錄2 29
附錄3 32

關(guān)鍵詞：單片機，現(xiàn)場可編程邏輯門陣列，直接數(shù)字頻率合成，正弦信號發(fā)生器,硬件描述語言
參考文獻
[1] 鄭鳳濤,陳金佳.基于CPLD的數(shù)控正弦波的信號源的設(shè)計.黎明職業(yè)大學(xué)學(xué)報,2003,38(1):25～30
[2] 徐志軍,徐光輝. CPLD/FPGA的開發(fā)與應(yīng)用. 北京：電子工業(yè)出版社，2002: 192～272
[3] 黃正謹(jǐn),徐堅,章小麗等.CPLD系統(tǒng)設(shè)計技術(shù)入門與應(yīng)用.北京：電子工業(yè)出版社，2002:93～209
[4] 韓素敏,鄭征.基于VHDL的正弦波發(fā)生器設(shè)計.陜西工學(xué)院學(xué)報,2003,19(4):8～10
[5] 陳新原,龍世瑜.DDS芯片AD9850的EEP接口設(shè)計.微型機與應(yīng)用,2005,(2):24～26
[6] 畢紅軍,張永瑞.利用單片機與CPLD實現(xiàn)直接數(shù)字頻率合成器(DDS).現(xiàn)代電子技術(shù),2002,(11):91～93
[7] 姜萍,王建新,吉訓(xùn)生.FPGA實現(xiàn)的直接數(shù)字頻率合成器.電子工程師.2002,28(5):43～47
[8] 邵正途,高玉良.DDS/FPGA在信號產(chǎn)生系統(tǒng)中的應(yīng)用.電子技術(shù),2005,(1): 82～84
[9] 譚建軍,楊慶. EWB與電子技術(shù)基礎(chǔ)課程設(shè)計. 北京：中央民族大學(xué)出版社，2002:228～236
[10周正干,李和平,李然.超低頻移相信號發(fā)生器的設(shè)計.儀表技術(shù),2000(1):9～11
[11]周峻峰,陳濤.基于FPGA的直接數(shù)字頻率合成器的設(shè)計與實現(xiàn).國外電子元器件,2003,(1):4～6
[12]宋躍,周明輝,譚愛群.基于VHDL的虛擬相位差測量方法研究及其實現(xiàn).半導(dǎo)體技術(shù),2002,(1):29～31
[13]陳輝,王迎旭.CPLD在頻率測控系統(tǒng)中的應(yīng)用.半導(dǎo)體技術(shù),2001(12)：24～27
[14]AD公司．A Technical Tutorial On Digital Signal Synthesis,1999:2～8
[15]IEEE Tran.A Direct_Digital synthesizer with Improved spectral performance. on communication,1991,39(7):16～20
[16]傅玉朋,李明浩,呂進華.DDS技術(shù)的FPGA設(shè)計與實現(xiàn).大連民族學(xué)院學(xué)報, 2004,6(3):46～47
[17]全國大學(xué)生電子設(shè)計競賽組委會編.第五屆全國大學(xué)生電子設(shè)計競賽獲獎作品選編(2001).北京:北京理工大學(xué)出版社,2003:1～40
[18]文卓然.數(shù)字式移相信號發(fā)生器中的一個誤區(qū).電子世界,2004,(5): 42～43
[19]H.T.Nicholas III H.Samulei.An analysis of the output spectrum of Direct Digital Frequency Synthesizers in the presence of phase accumulator truncation,IEEE Proc.41st AFCS,1999:495～502
[20]胡漢才.單片機原理及其接口技術(shù).北京:清華大學(xué)出版社,2003:50～220
[21]Vankka J.Spur reduction techniques in sine out-put direct digital synthesis,IEEE Proc.50th AFCS,2001:951～959
[22] Altera Inc.DATABOOK.Altera corporation, 2001：24～31
[23]鄒軼才,黃正東.用AD7008構(gòu)成可程控正弦波信號發(fā)生器.經(jīng)驗交流,2005, (2):79～80
[24]賈方亮,趙泳,郝立果,張錫鵑.高精度數(shù)字式移相信號發(fā)生器的研制.天津職業(yè)技術(shù)師范學(xué)院學(xué)報,2004,14(2):23～25
[25]王皓,劉克剛,李小青.低頻相位測量系統(tǒng)的研究與實現(xiàn).電子技術(shù),2004(9):22～25