33頁(yè)共計(jì)11504字


摘 要：VHDL（Very High Speed Integrated Circuit Hardware Description Language 即超高速集成電路硬件描述語(yǔ)言）在當(dāng)今電子工程領(lǐng)域已經(jīng)成為通用的硬件描述語(yǔ)言。本文使用VHDL硬件描述語(yǔ)言設(shè)計(jì)了一個(gè)電子鐘系統(tǒng)。該系統(tǒng)在開(kāi)發(fā)軟件Quartus Ⅱ環(huán)境中設(shè)計(jì)完成，本文給出了設(shè)計(jì)該數(shù)字系統(tǒng)的流程和方法，最后通過(guò)CPLD實(shí)現(xiàn)預(yù)定功能。
目 錄
1 引言 1
2 相關(guān)知識(shí)介紹 1
2.1 VHDL介紹 2
2.2 自頂向下設(shè)計(jì)方法 3
2.3 Quartus Ⅱ開(kāi)發(fā)平臺(tái) 3
2.4 CPLD簡(jiǎn)介 4
3 電子鐘系統(tǒng)設(shè)計(jì)方案 4
3.1 電子鐘系統(tǒng)設(shè)計(jì)要求 4
3.2 系統(tǒng)設(shè)計(jì)方案概述及工作原理 4
4 電子鐘頂層設(shè)計(jì) 5
4.1 頂層設(shè)計(jì)分析 5
4.2 頂層電路圖 6
5 各模塊電路的設(shè)計(jì) 6
5.1 正常計(jì)數(shù)時(shí)間功能模塊 6
5.1.1 分頻組件設(shè)計(jì) 7
5.1.2 60進(jìn)制計(jì)數(shù)器設(shè)計(jì) 7
5.1.3 24進(jìn)制計(jì)數(shù)器設(shè)計(jì) 8
5.2 定時(shí)器設(shè)定于計(jì)時(shí)功能模塊 9
5.2.1 定時(shí)器組件設(shè)計(jì)思路及原理圖 9
5.2.2 定時(shí)器仿真波形 10
5.3 鬧鐘模塊設(shè)計(jì) 11
5.3.1 鬧鐘組件的設(shè)計(jì)思路及原理圖 11
5.3.2 仿真波形 11
5.4 輸出選擇與數(shù)碼轉(zhuǎn)換模塊設(shè)計(jì) 12
5.4.1 秒/分查表組件設(shè)計(jì) 12
5.4.2 小時(shí)查表組件設(shè)計(jì) 13
5.5 掃描多路輸出模塊 14
5.5.1 bin2led 組件設(shè)計(jì) 14
5.5.2 scan4 組件設(shè)計(jì) 15
5.5.3 scan2 組件設(shè)計(jì) 16
6 各模塊硬件實(shí)現(xiàn)結(jié)果 17
6.1 正常計(jì)數(shù)模塊的硬件實(shí)現(xiàn)結(jié)果 18
6.2 定時(shí)模塊的硬件實(shí)現(xiàn)結(jié)果 19
6.3 鬧鐘模塊硬件實(shí)現(xiàn)結(jié)果 20
7 小結(jié) 20
參考文獻(xiàn)： 20

致 謝 21
附錄：部分模塊代碼 21

關(guān)鍵詞：硬件描述語(yǔ)言；VHDL；Quartus Ⅱ；電子鐘；CPLD
參考文獻(xiàn)：
[1] 林明權(quán).VHDL數(shù)字控制系統(tǒng)設(shè)計(jì)范例[M]. 北京:電子工業(yè)出版社, 2003
[2] 雷伏容.VHDL電路設(shè)計(jì)[M]. 北京:清華大學(xué)出版社,2006
[3] 陳榮,陳華.VHDL芯片設(shè)計(jì)[M]. 北京:機(jī)械工業(yè)出版社,2006
[4] 楊恒,李?lèi)?ài)國(guó)等. FPGA/CPLD最新實(shí)用技術(shù)指南[M]. 北京:清華大學(xué)出版社, 2005
[5] 孫研鵬,張芝賢等.VHDL與可編程邏輯器件應(yīng)用[M]. 北京:航空工業(yè)出版社, 2006
[6] 辛春艷.VHDL硬件描述語(yǔ)言[M]. 北京:國(guó)防工業(yè)出版社,2002
[7] 曾繁泰,陳美金.VHDL程序設(shè)計(jì)[M]. 北京:清華大學(xué)出版社, 2000
[8] 閻石.數(shù)字電子技術(shù)[M]. 北京:高等教育出版社, 2006
[9] Bob Zeidman, 基于FPGA&CPLD的數(shù)字IC設(shè)計(jì)方法 [M]. 趙宏圖譯,北京:北京航空航天大學(xué)出版社,2004