頻率測(cè)量?jī)x.doc
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頻率測(cè)量?jī)x,摘 要本文介紹了一種自頂向下分層設(shè)計(jì)多功能數(shù)字頻率計(jì)的設(shè)計(jì)方法。該頻率計(jì)采用vhdl硬件描述語言編程以max+plusⅡ?yàn)殚_發(fā)環(huán)境，極大地減少了硬件資源的占用。數(shù)字頻率計(jì)模塊劃分的設(shè)計(jì)具有相對(duì)獨(dú)立性，可以對(duì)模塊單獨(dú)進(jìn)行設(shè)計(jì)、調(diào)試和修改，縮短了設(shè)計(jì)周期。該數(shù)字頻率計(jì)的測(cè)量范圍為l0hz～10mhz，響應(yīng)時(shí)間小于等于15秒...
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摘 要
本文介紹了一種自頂向下分層設(shè)計(jì)多功能數(shù)字頻率計(jì)的設(shè)計(jì)方法。該頻率計(jì)采用VHDL硬件描述語言編程以MAX+PLUSⅡ?yàn)殚_發(fā)環(huán)境，極大地減少了硬件資源的占用。數(shù)字頻率計(jì)模塊劃分的設(shè)計(jì)具有相對(duì)獨(dú)立性，可以對(duì)模塊單獨(dú)進(jìn)行設(shè)計(jì)、調(diào)試和修改，縮短了設(shè)計(jì)周期。該數(shù)字頻率計(jì)的測(cè)量范圍為l0Hz～10MHz，響應(yīng)時(shí)間小于等于15秒；其測(cè)試結(jié)果由4只七段數(shù)碼管穩(wěn)定顯示，測(cè)量誤差小于等于1％ 。仿真波形與分析結(jié)果表明，所設(shè)計(jì)的電路通過硬件仿真能夠滿足數(shù)字頻率計(jì)的功能要求，具有理論與實(shí)踐意義，實(shí)現(xiàn)了電子電路自動(dòng)化的過程。數(shù)字頻率計(jì)模塊劃分的設(shè)計(jì)具有相對(duì)獨(dú)立性，可以對(duì)模塊單獨(dú)進(jìn)行設(shè)計(jì)、調(diào)試和修改，縮短了設(shè)計(jì)周期。
關(guān)鍵詞：VHDL 數(shù)字頻率計(jì) EDA MAX+PLUSⅡ
本文介紹了一種自頂向下分層設(shè)計(jì)多功能數(shù)字頻率計(jì)的設(shè)計(jì)方法。該頻率計(jì)采用VHDL硬件描述語言編程以MAX+PLUSⅡ?yàn)殚_發(fā)環(huán)境，極大地減少了硬件資源的占用。數(shù)字頻率計(jì)模塊劃分的設(shè)計(jì)具有相對(duì)獨(dú)立性，可以對(duì)模塊單獨(dú)進(jìn)行設(shè)計(jì)、調(diào)試和修改，縮短了設(shè)計(jì)周期。該數(shù)字頻率計(jì)的測(cè)量范圍為l0Hz～10MHz，響應(yīng)時(shí)間小于等于15秒；其測(cè)試結(jié)果由4只七段數(shù)碼管穩(wěn)定顯示，測(cè)量誤差小于等于1％ 。仿真波形與分析結(jié)果表明，所設(shè)計(jì)的電路通過硬件仿真能夠滿足數(shù)字頻率計(jì)的功能要求，具有理論與實(shí)踐意義，實(shí)現(xiàn)了電子電路自動(dòng)化的過程。數(shù)字頻率計(jì)模塊劃分的設(shè)計(jì)具有相對(duì)獨(dú)立性，可以對(duì)模塊單獨(dú)進(jìn)行設(shè)計(jì)、調(diào)試和修改，縮短了設(shè)計(jì)周期。
關(guān)鍵詞：VHDL 數(shù)字頻率計(jì) EDA MAX+PLUSⅡ
