畢業(yè)論文 基于ARM和FPGA的數(shù)控系統(tǒng)的硬件設(shè)計(jì)


目  錄
第一章 緒  論 5
1.1引言 5
1.2研究背景及國內(nèi)外發(fā)展現(xiàn)狀 6
1.2.1研究背景 6
1.2.2國外發(fā)展?fàn)顩r 7
1.2.3國內(nèi)研究現(xiàn)狀 7
1.3本論文課題來源和研究內(nèi)容 8
1.3.1課題來源 8
1.3.2研究內(nèi)容 8
1.4論文結(jié)構(gòu)安排 8
第二章 體系結(jié)構(gòu)設(shè)計(jì) 10
2.1 數(shù)控系統(tǒng)體系結(jié)構(gòu) 10
2.2 技術(shù)要求 10
2.2.1 主要性能指標(biāo) 10
2.2.2 系統(tǒng)輸入輸出接口要求 12
2.2.3 精度指標(biāo) 13
2.2.4 其他要求 14
2.3 總體結(jié)構(gòu)分析 14
2.4 軟硬件功能劃分 16
2.4.1 軟硬件功能劃分的原則 16
2.4.2 軟硬件功能劃分的具體實(shí)現(xiàn) 18
2.5 硬件系統(tǒng)劃分 19
2.6 板級(jí)功能劃分 21
2.6.1 CPU子系統(tǒng) 21
2.6.2 FPGA子系統(tǒng) 21
2.6.3 DA轉(zhuǎn)換子系統(tǒng) 22
2.6.4 信號(hào)隔離與轉(zhuǎn)換子系統(tǒng) 22
2.6.4 電源子系統(tǒng) 23
2.7 芯片級(jí)功能劃分 23
2.7.1 總線接口模塊 23
2.7.2 復(fù)位控制模塊 23
2.7.3 中斷控制模塊 24
2.7.4 定時(shí)器模塊 24
2.7.5 鍵盤掃描模塊 24
2.7.6編碼器計(jì)數(shù)器模塊 24
2.7.7驅(qū)動(dòng)器控制模塊 24
2.7. 8 IO控制模塊 25
第三章 板級(jí)硬件設(shè)計(jì) 26
3.1 板級(jí)設(shè)計(jì)的原則 26
3.1.1 模塊化設(shè)計(jì) 26
3.1.2 盡量基于成熟的設(shè)計(jì) 26
3.1.3 可重構(gòu)原則 26
3.1.4 兼容性原則 27
3.2 性能分析與初步設(shè)計(jì) 27
3.2.1 CPU計(jì)算能力 27
3.2.2 實(shí)時(shí)性 28
3.2.3 存儲(chǔ)能力 29
3.2.4 FPGA的選擇和IO擴(kuò)展能力 29
3.2.5 實(shí)現(xiàn)方案 30
3.3 CPU子系統(tǒng) 30
3.3.1 ARM子系統(tǒng) 30
3.3.2 存儲(chǔ)器子系統(tǒng) 32
3.3.3 通信接口 32
3.4 LCD接口 32
3.5 FPGA子系統(tǒng) 33
3.5.1 配置電路和下載接口 33
3.5.2 并行接口 34
3.6 DA轉(zhuǎn)換子系統(tǒng) 34
3.6.1 隔離 34
3.6.2 轉(zhuǎn)換 34
3.6.3 放大 35
3.7 信號(hào)隔離與轉(zhuǎn)換子系統(tǒng) 35
3.8 電源子系統(tǒng) 37
第四章 芯片級(jí)硬件設(shè)計(jì) 38
4.1 FPGA介紹 38
4.2 FPGA的開發(fā) 38
4.2.1 HDL語言 38
4.2.2 開發(fā)流程與EDA軟件 39
4.3 ACEX系列FPGA 40
4.4 功能實(shí)現(xiàn) 41
4.4.1總線接口模塊 41
4.4.2 復(fù)位控制模塊 42
4.4.3 中斷控制模塊 42
4.4.4 定時(shí)器模塊 44
4.4.5 鍵盤掃描模塊 46
4.4.6 計(jì)數(shù)器模塊 47
4.4.7驅(qū)動(dòng)器控制模塊 48
4.4.8 IO控制模塊 49
4.5 HDL編寫注意事項(xiàng) 49
4.5.1 HDL的可綜合性 49
4.5.2 硬件思想 50
4.5.3 良好的編碼風(fēng)格 50
4.6 設(shè)計(jì)要點(diǎn) 51
4.6.1 同步設(shè)計(jì)和異步設(shè)計(jì) 51
4.6.2 與異步器件的接口問題 51
4.6.3 面積與速度 52
第五章 軟件接口設(shè)計(jì) 53
5.1 uC/OS-II實(shí)時(shí)操作系統(tǒng) 53
5.2 引導(dǎo)結(jié)構(gòu) 54
5.3 硬件檢測系統(tǒng) 54
5.4 數(shù)控系統(tǒng)程序接口 55
5.4.1 FPGA接口 55
5.4.2 電機(jī)運(yùn)動(dòng)控制 57
第六章 硬件系統(tǒng)調(diào)試 58
6.1 CPU子系統(tǒng) 58
6.2.1 ARM的基本調(diào)試接口JTAG 58
6.2.2 程序的下載與NOR FLASH的燒寫 59
6.2.3 ARM系統(tǒng)的調(diào)試步驟 60
6.2 LCD接口 60
6.3 FPGA子系統(tǒng) 61
6.3.1 基本電路 61
6.3.2 驅(qū)動(dòng)器控制模塊 61
6.4 DA轉(zhuǎn)換子系統(tǒng) 61
第七章 軟硬件聯(lián)調(diào)和機(jī)床加工試驗(yàn) 62
7.1 IO控制試驗(yàn) 62
7.2 DA輸出試驗(yàn) 62
7.3 編碼器讀取試驗(yàn) 62
7.4 電機(jī)控制試驗(yàn) 62
7.4.1 位置精度試驗(yàn) 62
7.4.2 轉(zhuǎn)速平穩(wěn)性試驗(yàn) 63
7.4.3最大速度試驗(yàn) 63
7.5 加工軌跡圖畫圖試驗(yàn) 63
7.6 實(shí)際工件加工試驗(yàn) 63
7.7 系統(tǒng)長時(shí)間連續(xù)運(yùn)行試驗(yàn) 64
結(jié)束語 65
參考文獻(xiàn) 66