vhdl畢業(yè)設(shè)計-可編程串行接口芯片
4.29萬字 63頁
包括程序代碼
SCI內(nèi)部結(jié)構(gòu)框圖 圖（A）
中英文文獻(xiàn)資料

采用VHDL硬件描述語言和可編程邏輯器件CPLD設(shè)計的可編程串行接口芯片可以實現(xiàn)數(shù)據(jù)的串行傳送。它的優(yōu)點就在于它是由可編程邏輯器件CPLD構(gòu)成的。CPLD是在可編程專用集成電路（ASIC）的設(shè)計基礎(chǔ)上發(fā)展起來的，是標(biāo)準(zhǔn)的大規(guī)模集成產(chǎn)品，可以用于設(shè)計用戶所需要的數(shù)字邏輯電路，而且便于擦除、修改，可重復(fù)編程，使用靈活。近年來，CPLD的集成度、工作速度不斷提高，包含的資源越來越豐富，可實現(xiàn)功能越來越強(qiáng)大，具有靜態(tài)可重復(fù)編程或在線動態(tài)重構(gòu)的特性，使得硬件功能可以像軟件一樣通過編程來修改，不僅使設(shè)計修改變得十分方便，而且大大提高了電子系統(tǒng)的靈活性和通用能力，已成為當(dāng)今實現(xiàn)電子系統(tǒng)集成化的重要手段。



參考文獻(xiàn)
1、侯伯亨、 顧新編著，VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計，西安電子科技大學(xué)出版社
2、李景華、杜玉遠(yuǎn)編著，可編程邏輯器件與EDA技術(shù)，東北大學(xué)出版社

附 錄
程序清單
ZONGTI部分程序
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
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SCI內(nèi)部結(jié)構(gòu)框圖 圖（A）
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