可預(yù)置串行序列信號發(fā)生器設(shè)計與實現(xiàn)[實驗報告].doc
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可預(yù)置串行序列信號發(fā)生器設(shè)計與實現(xiàn)[實驗報告],有圖紙，完整。一.實驗?zāi)康倪M一步了解時序電路描述方法二．重點和難點vhdl 語言中時序設(shè)計基礎(chǔ)vhdl 語言中同步時序設(shè)計三．設(shè)備器材穩(wěn)壓電源，萬用表，示波器， 計算機實驗板一塊,quartus2,synplify8.1四．源程序library ieee;use ieee....
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可預(yù)置串行序列信號發(fā)生器設(shè)計與實現(xiàn)[實驗報告]
有圖紙，完整。
一. 實驗?zāi)康?br>進一步了解時序電路描述方法
二．重點和難點
VHDL 語言中時序設(shè)計基礎(chǔ)
VHDL 語言中同步時序設(shè)計
三．設(shè)備器材
穩(wěn)壓電源， 萬用表， 示波器， 計算機 實驗板一塊,Quartus2,Synplify8.1
四．源程序
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
entity produce is
......
有圖紙，完整。
一. 實驗?zāi)康?br>進一步了解時序電路描述方法
二．重點和難點
VHDL 語言中時序設(shè)計基礎(chǔ)
VHDL 語言中同步時序設(shè)計
三．設(shè)備器材
穩(wěn)壓電源， 萬用表， 示波器， 計算機 實驗板一塊,Quartus2,Synplify8.1
四．源程序
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
entity produce is
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